ALGOSILICON · IP 商店

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真实 RTL 评估配置与证据对应许可与集成选项
候选产品 · 交付待评审

入门级 NR LDPC

候选编码器及 P64/P128 译码器。查看证据与交付范围。

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FPGA 软件与工程

从可执行算法到 FPGA 硬件，交付时保留证据。

AlgoSilicon 提供 Python2Verilog 开发平台、FPGA IP 核和工程服务。我们在构建前明确验收边界，并将实现报告与板卡结果关联到该边界。

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已记录证据

带负向对照的硬件检查

4 次试验

LDPC 芯片门禁在约定负载内通过，负向对照正确报错；不支持或超出注入容量的单元已排除。实测

3 次试验

WLAN 接收链路的芯片门禁在独立重启后通过，负向对照正确报错。实测

这些门禁记录只对应所列构建与负载，不代表通用器件性能保证。

合作方式

选择适合的起点

授权 FPGA IP 核

从产品目录选择模块，并查看其验证与实现证据。

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使用 Python2Verilog

用一个算法评估平台，也可由我们的工程师完成有明确范围的交付。

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构建完整系统

把 FPGA 设计与板卡、嵌入式软件、主机和应用集成。

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设计服务

带来算法，先约定验收条件

明确范围

约定行为、目标硬件、负载、接口和通过标准。

构建与检查

开发架构与 RTL，对照模型并运行实现工具。

交付

提供约定的交付包和证据；板卡测试按项目范围执行。

了解工程交付内容
芯片部署

完整系统不止一份 RTL 文件

WLAN 项目将 FPGA 接收逻辑、嵌入式控制、主机处理和实时应用连接到 RFSoC 上。公开案例注明板卡、信号路径、测试条件与尚未覆盖的边界。

阅读 RFSoC 系统案例
方法

由证据决定是否验收

可执行参考、周期级模型、RTL、实现报告和板卡检查回答不同问题。独立测试与负向对照有助于发现生成文件彼此一致却共同出错的情况。

了解检查方法
从一个有界评估开始

提供可执行参考、目标器件或板卡、代表性负载，以及团队需要验收的结果。

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