面向 LTE Turbo 码的可综合 Max-Log-MAP 译码器候选实现，覆盖 K=40 至 K=6144 的全部 188 个 QPP 块长。当前六次迭代、5 位输入版本已在 Zynq UltraScale+ RFSoC 上完成布局布线，并使用独立期望数据流和故意破坏的负向对照完成上板检查。
申请数据手册与评估器件 xczu67dr-fsve1156-2-i，Vivado 2025.2，离线布局布线；K=6144、六次迭代、WINDOW=32、5 位信道输入。
当前候选实现让一套 Max-Log-MAP SISO 引擎完成十二个半迭代。自然顺序与 QPP 顺序被显式管理，外信息回传时携带帧和阶段身份。这样既控制资源，也让全部合法 LTE QPP 块长共用一套可审查架构。
范围边界：本译码器核不宣称包含 CRC、速率匹配、HARQ、码块分段或完整 LTE 基带。这些功能可按明确验收范围进行系统集成。
比较使用同一器件、块长、迭代次数、输入精度和实现流程。这是一组 Pareto 取舍，不是单一数字的胜负。
| 布线后结果 | AlgoSilicon 候选实现 | MathWorks R2026a 基线 |
|---|---|---|
| 时钟 | 450.045 MHz 实测 | 396.354 MHz 实测 |
| 逻辑 | 2,657 LUT / 1,177 FF 实测 | 3,446 LUT / 4,677 FF 实测 |
| 存储 / 运算 | 6.5 BRAM / 0 DSP 实测 | 7.0 BRAM / 0 DSP 实测 |
| 首判决延迟 | 75,379 周期 实测 | 74,695 周期 实测 |
| 帧吞吐率 | 31.539 Mb/s 实测 | ≤28.0 Mb/s 实测上界 |
候选实现少用 789 个 LUT、3,500 个触发器和 0.5 个 BRAM，布线后时钟提高 53.691 MHz，但首判决晚 684 个周期。基线未记录下一帧接收边界，因此其吞吐率只报告为上界。两者互不支配。
验证链跨越独立参考模型、RTL、布局布线实现和上板回放。RTL 一致性记录覆盖 9 个工作点，共 153 次完整运行。板上数据流覆盖 K=40 至 K=6144 的 5 个合法帧，包含 8,883 个输入字和 8,848 个输出判决。
当前上板记录在 299.917 MHz 下连续检查 3,003,668,343 个周期，零不一致。故意变异的 RTL 产生 56,770,955 个不一致并失败，证明检查器确实能变红。
我们可以围绕目标器件、接口、吞吐目标和验证负载打包候选实现。所有实测结果仍与产生它们的配置和流程绑定。