LDPC 译码器

入门级产品支持运行时码型选择，包括 P64 编码器与 P64／P128 译码器。 这些实现仍为候选产品，布线试验尚未定案，交付包发布仍待审核。 当前规格与带适用条件的对比请查看专门的产品页面。

此前特化内核的主频与吞吐对比不能作为这些运行时候选产品的规格。 本销售页已移除相关数据，待独立证据复核。现有 NR 托管实验室使用另一种实现。

查看当前编码器与译码器规格 体验现有托管实验室

深空链路对每一帧只有一次机会：跨行星距离没有重传，译码器必须一次就对， 而且要一直跑下去。下面这个版本是我们的标量配置，由我们自己的算法到硅片框架 依据公开的 CCSDS AR4JA 码定义端到端生成。它每个时钟处理一个信道采样，数据通路因此保持精简， 每一级都可审查，并且与一份依据同样公开校验矩阵独立编写的软件参考译码器逐比特比对。 代价是吞吐：它比我们为高速率链路提供的折叠配置要慢。它同时也是我们真正带到板卡上的那一版， 所以我们公布的是它的数据。

各码点的时延

在固定 8 次迭代下由接口锁步实测：每一种配置的第一个输出比特 都精确落在预测的那一拍上。这里是标量配置的数据。 折叠的产品配置每周期处理多条通道，相应更快；请直接向我们索取你目标器件上的数据，不要用这张表去外推。

固定 8 次迭代、不开提前终止，所以这是最坏情况而不是最好情况。 基于校验子的提前终止也是支持的，在工作信噪比下能把平均迭代次数降下来。 这个配置在 ZCU102（xczu9eg）上以 208.3 MHz 约束收敛，布局布线后 WNS +0.091 ns； 我们不公布它在这颗 RFSoC 上的主频，因为我们在该器件上的构建没有在同一约束下收敛。 折叠产品配置在你目标器件上的主频与资源数据按配置单独产出。 我们只公布实测过的数字，并注明是在哪颗器件上测的。

在浏览器里回放这次硅片捕获

板上留存的真实数据：每一帧、每一种配置、逐比特比对结果和误码率曲线，不需要任何硬件。

可申请 CCSDS 译码器的 SystemVerilog 源码授权。拟交付内容包含可读、可修改的 RTL， 产生上述测量结果的自检测试平台，参考向量，软件参考模型，以及中英文数据手册与用户指南。 本交付不含评估超时，也不含器件锁定。

付款前确认具体配置、当前交付包状态及授权条款。

交付内容	说明
可综合 RTL	11 个 SystemVerilog 模块与调度 ROM 内容，全部为明文
自检测试平台	使用随包脚本在 Verilator 或 Vivado xsim 中运行，覆盖 9 种配置，18 个参考向量文件
软件参考	MATLAB 参考译码器与公开的 CCSDS 校验矩阵，用于软件与硬件对比
文档	中英文数据手册与用户指南，含端口、参数、协议与资源数据
集成示例	实例化模板与约束说明
面向客户的顶层	ccsds_ldpc_top，单核支持全部九个码点，每帧运行时选择

实现结果，ZCU102（xczu9eg-2）	数值
布局布线后收敛时钟	208.3 MHz，WNS +0.091 ns 实测
CLB LUT	24,535 / 274,080，8.95 % 实测
寄存器	15,861 / 548,160，2.89 % 实测
Block RAM tile	225.5 / 912，24.7 % 实测
DSP	0 实测

本表每一行都取自同一次布局布线运行，因此时钟与资源数据描述的是同一个构建， 而不是从多个构建中拼出的最好结果。针对您目标器件的数据可按需生成。

申请数据手册 申请源码授权

数据手册与用户指南面向已登记的接收方提供。请告知姓名、 公司与工作邮箱，我们会将中英文两个版本一并发送。当源码不可对外可读时，我们同样提供加密 RTL、网表与 器件锁定交付形式。