Python2Verilog 记录设计契约，并把每一层工程结果对照约定参考检查。工具报告和板卡测试与被检查的构建绑定，责任工程师对约定范围签核。
对照客户数据、标准或其他独立来源，确定算法的预期计算。
在硬件验收前明确精度、调度、状态和接口。
仿真将其输出与时序行为对照约定模型。结果只针对已测试配置报告，不推定后续所有变体。
只有输入、预期输出和失败路径清楚，通过结果才有意义。适用时我们使用独立参考，并用负向对照检查验证器能否发现被植入的错误。
生成结果对照不直接复用候选实现逻辑的来源检查。
用故意错误的结果测试相应检查能否正确报红。
报告与其证明的设计和输入绑定；构建变化后需要重新检查。
综合与布局布线报告只描述特定器件、约束和工具运行。板卡门禁还包含具体负载与硬件配置。验收候选方案前，我们检查这些结果，并保留失败与排除项。
随器件变化的结果放在对应产品页或案例中，并注明测试条件。设计目标标为目标值。缺失或过期证据不能算作通过。