AlgoSilicon Ltd 开发 Python2Verilog 平台、授权 FPGA IP 核，并承接将算法连接到实际硬件的工程项目。
客户可以在明确的算法上评估 Python2Verilog、授权现有 IP 核，或委托设计与系统集成。当前公开实例包括特定 FPGA 平台上的 WLAN 接收系统和 LDPC 译码。其他应用需按客户的目标与验收条件评估。
AlgoSilicon 由 Jie Lei 博士创立。他是信号处理与通信工程领域的博士， 二十多年来为无线、卫星与空间系统构建硬件。
使用结果前，注明目标器件、负载、接口与验收检查。
把测试和实现报告关联到被检查的构建，设计目标另行标注。
项目包含部署时，在指定板卡上检查约定功能并记录限制。